Técnica de verificação de erros baseado em verificação cíclica. Consiste em acrescentar a um bloco de k bits de informação (n-k) bits de verificação. Para transmissão, a representação binária da informação é dividida em módulo de 2, por um polinômio pré-determinado. O resto da divisão é enviado através do campo FCS. Na recepção, a mensagem recebida é dividida pelo mesmo polinômio e o resto é comparado com o que foi recebido no campo FCS, caso ocorra diferença, detecta-se o erro na transmissão.
Polinômio divisor padrão ISO para HDLC :
16 12 5 X + X + X + 1